1樓：陳秀榮隨雨
ttl閘電路的輸入端懸空時相當於
高電平輸入輸入端接有電阻時其電阻阻值大於1.4k時該端也相當於高電平電阻值小於0.8k時該端才是低電平。
而cmos邏輯閘電路輸入端不管是接大電阻還是接小電阻該端都相當於低電平即地電位。按照這個原則判斷很清晰了
2樓：
74系列ttl電路，左上第一圖，因輸入低電平經過10k電阻，3腳輸入因電流輸出原因為高電平，或非門輸出y1為低電平 右上第二圖，同理3腳輸入高電平，或非門輸出y2低電平
左中第三圖3腳與非門輸出有低出高為高電平，5腳輸出全高出低為低電平，經過或非門有高出低輸出y3為低電平
74hc系列***s路 右中第四圖6腳接cmos輸入以10k電阻接地，據cmos電路特性，輸入電流零。可認為接地，或非門輸出y4為高電平
最後一電路6腳低電平，y5輸出高電平
3樓：匿名使用者
按照從上到下 從左到右的原則 解答一些 答案僅供參考74系列的與非門y1輸出高電平，y2輸出高電平，y3輸出高電平，y4輸出高電平，y5輸出高電平，高電平（2。4伏 以上）和低電平（0。8伏以下）。
數位電路，寫出圖中各個閘電路輸出端的邏輯表示式
4樓：匿名使用者
釋出於2014-07-29 11:35 最佳答案
數位電路如何判斷ttl閘電路和cmos閘電路的輸出邏輯狀態？
5樓：lao乾媽
(一)ttl高電平3.6~5v，低電平0v~2.4v
cmos電平vcc可達到12v
cmos電路輸出高電平約為0.9vcc，而輸出低電平約為
0.1vcc。
cmos電路不使用的輸入端不能懸空，會造成邏輯混亂。
ttl電路不使用的輸入端懸空為高電平
另外，cmos積體電路電源電壓可以在較大範圍內變化，因而對電源的要求不像ttl積體電路那樣嚴格。
用ttl電平他們就可以相容
(二)ttl電平是5v，cmos電平一般是12v。
因為ttl電路電源電壓是5v，cmos電路電源電壓一般是12v。
5v的電平不能觸發cmos電路，12v的電平會損壞ttl電路，因此不能互相相容匹配。
cmos是場效電晶體構成，ttl為雙極電晶體構成
***s的邏輯電平範圍比較大（5～15v），ttl只能在5v下工作
cmos的高低電平之間相差比較大、抗干擾性強，ttl則相差小，抗干擾能力差
cmos功耗很小，ttl功耗較大（1～5ma/門）
cmos的工作頻率較ttl略低，但是高速cmos速度與ttl差不多相當。
功耗ttl閘電路的空載功耗與cmos門的靜態功耗相比，是較大的，約為數十毫瓦（mw）而後者僅約為幾十納(10-9)瓦；在輸出電位發生跳變時（由低到高或由高到低）,ttl和cmos閘電路都會產生數值較大的尖峰電流，引起較大的動態功耗。
【數位電子技術】說明這a-f題cmos閘電路輸出端的邏輯狀態，寫出相應輸出訊號的邏輯表示式。
6樓：小溪
你這些題目還真有問題。如果是ttl閘電路，那好做，結果如後面描述。
但這些題目的輸入端開路，據我所知cmos與閘電路的輸入端是不可開路的，否則輸出高阻。除非教老師認可，懸空表示高電平輸入？
如是如此的話，
a）y1=1（與非，輸入為10）
b）y1=0（與非，輸入為11）
c）y1=1（與，輸入為11）
d）y1=1（與非，輸入為10）
e）y1=0（或非，輸入為10）
f）y1=0（或非，輸入為11）
7樓：匿名使用者
c)的輸入是不是1 0？
下列各種閘電路中哪些可以將輸出端並聯使用
8樓：黑豹
推拉式輸出級就bai是圖騰柱輸出。duoc、od 只是三極體與場效zhi應管的差別dao，道理是一樣內的。
三態門可以把輸出級的上
容、下管同時關閉，輸出端是高阻狀態，所以也可以並聯。
9樓：匿名使用者
2.ttl電路的oc門；
3.ttl電路的三態輸出門；
5.cmos電路的od門；
6.cmos電路的三態輸出門；
10樓：匿名使用者
判斷能否並聯的原則是判斷會不會產生短路，短路通常會燒掉元器件，即使燒不掉，輸出的版也是非
權0非1的訊號。
oc/od門的電路結構決定了永遠都不會有短路的情況出現，所以可以隨便並聯；
三態門不能從電路本身避免短路，如果直接並聯輸出，一定要在三態門控制上加上互鎖邏輯，保證任意時刻只有一路三態門在輸出狀態。如果控制邏輯有問題，有超過1路三態門在輸出狀態，就會出現問題。
oc/od門輸出並聯，實現的多數是或邏輯；而三態門並聯，多數是實現分時使用訊號通道。
說明下列各種閘電路中哪些輸出端可以並聯使用？ 怎麼判斷的？
11樓：匿名使用者
答案：2、3、5、6。
因為漏極開路門和集電極開路門有＂線與＂功能，輸出可直接相與，故2、5正確，
因為三態門通過使能控制有三種狀態，故3、6正確。
數位電路判斷ttl閘電路和cmos閘電路的輸出邏輯狀態
12樓：乙元斐盛己
第一題與非門，一個輸入端恆等於0，所以y=1；
第二題，或非門，一個輸入端恆等於0，因此，相當於非門，y=輸入v的反；
第三題，異或門，一個輸入端恆等與高電平，因此，v=1時，y=0;v=0時，y=1，類似一個非門y=/v；
第四題，左上門為與門，左下門為與門輸入均為0低電平，故左下門恆輸出0低電平，右側門為或非門，因此，y=vcc*vil=vil的非，總的邏輯關係是一個非門，y=/vil。
第五題，左側兩個門均為與非門，vdd相當於1，因此，左側上門輸出恆等於0，低電平，所以，該電路總的邏輯關係不受左下門影響了，故，y=0低電平
13樓：希秀芳寒儀
(一)ttl高電平3.6~5v，低電平0v~2.4v
cmos電平vcc可達到12v
cmos電路輸出高電平約為0.9vcc，而輸出低電平約為
0.1vcc。
cmos電路不使用的輸入端不能懸空，會造成邏輯混亂。
ttl電路不使用的輸入端懸空為高電平
另外，cmos積體電路電源電壓可以在較大範圍內變化，因而對電源的要求不像ttl積體電路那樣嚴格。
用ttl電平他們就可以相容
(二)ttl電平是5v，cmos電平一般是12v。
因為ttl電路電源電壓是5v，cmos電路電源電壓一般是12v。
5v的電平不能觸發cmos電路，12v的電平會損壞ttl電路，因此不能互相相容匹配。
cmos是場效電晶體構成，ttl為雙極電晶體構成
***s的邏輯電平範圍比較大（5～15v），ttl只能在5v下工作
cmos的高低電平之間相差比較大、抗干擾性強，ttl則相差小，抗干擾能力差
cmos功耗很小，ttl功耗較大（1～5ma/門）
cmos的工作頻率較ttl略低，但是高速cmos速度與ttl差不多相當。
功耗ttl閘電路的空載功耗與cmos門的靜態功耗相比，是較大的，約為數十毫瓦（mw）而後者僅約為幾十納(10-9)瓦；在輸出電位發生跳變時（由低到高或由高到低）,ttl和cmos閘電路都會產生數值較大的尖峰電流，引起較大的動態功耗。
14樓：隱文玉王釵
ttl閘電路的輸入端懸空時相當於高電平輸入輸入端接有電阻時其電阻阻值大於1.4k時該端也相當於高電平電阻值小於0.8k時該端才是低電平。
而cmos邏輯閘電路輸入端不管是接大電阻還是接小電阻該端都相當於低電平即地電位。按照這個原則判斷很清晰了
【數位電子技術】說明這a-f題cmos閘電路輸出端的邏輯狀態，寫出相應輸出訊號的邏輯表示式。
15樓：無畏無知者
啊你的懸賞很高嘛，只是這些知識太基礎了，不想多說，多點時間翻翻書吧；
我只說，一般的對於邏輯電路，輸入電平高於電源電壓的一半，就可算是輸入高電平了，反之則是低電平；
16樓：步秀榮賓橋
你這些題目還真有問題。如果是ttl閘電路，那好做，結果如後面描述。
但這些題目的輸入端開路，據我所知cmos與閘電路的輸入端是不可開路的，否則輸出高阻。除非教老師認可，懸空表示高電平輸入？
如是如此的話，
a）y1=1（與非，輸入為10）
b）y1=0（與非，輸入為11）
c）y1=1（與，輸入為11）
d）y1=1（與非，輸入為10）
e）y1=0（或非，輸入為10）
f）y1=0（或非，輸入為11）
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