1樓：
其實，分解一下乘法的原理，就清楚了。
以兩個8bit的乘法為例，就是8個累加，如下：
+ //i=1,
+ //i=2,
+ //i=3,
+ //i=4,
+ //i=5,
+ //i=6,
+ //i=7,
//i=8,
回到本**，
areg[14:0]這15bit的每一個bit，單獨來看的話，首先乘以16『b1000_0000_0000_0000，
然後「加上」被乘數，再依次除以2。
由於以上動作重複15次，因此最低位bit0被除15次，bit1被除14次，依次，bit13被除1次。
以上動作，就完成如上列出的加法。
2樓：司欣東方雪巧
repeat
；for；while等等迴圈的情況是不能綜合的，並且在除錯的時候會出現很多不可預知的錯誤，付過只考慮做n位二進位制乘法器，可以考慮用移位相加法做。
verilog編寫改進booth演算法的16*16乘法器佔用硬體資源過多
3樓：匿名使用者
你用的什麼綜合器？fpga還是dc？
綜合工具優化的當然會比你設計的要好，這是毋庸置疑的兄弟。
是否冗餘你可以按照最原始的方法（移位加）設計一個乘法器，對比綜合結果。
verilog 中乘法器截位問題
4樓：匿名使用者
可以增加位數，作為符號位單獨判斷。
5樓：匿名使用者
25位乘25位,結果存放的暫存器最好能大於50位
6樓：
保留位要在不溢位的情況下儘量大
7樓：匿名使用者
樓主你這問題解決了嗎？？？
verilog中使用乘法運算子的問題 20
8樓：匿名使用者
verilog不像c語言，它不是高階語言，你寫乘號有時是可以的，但是有時是不可以的，所以不要使用乘號，更不要使用除號，因為除法在fpga中是不能在一個週期之內出結果的。為什麼有時可以有時不可以呢？因為用來綜合你的程式的軟體（例如xilinx 的xst）還沒有那麼智慧，有時候它會根據你的乘號自動給你生成乘法器，但是有時不會，而且有時會生成錯誤的乘法器，除法器這個問題要更突出，所以不要使用乘除號，在引數定義中可以使用
verilog 為什麼乘法器寫的那麼複雜？ 不是這樣寫也可以嗎 assign c = a * b;
9樓：匿名使用者
直接用*其實就是呼叫了硬體內部的乘法器，可是有些不帶乘法器的就只能用語言實現，也就會看到你所說的複雜**了
10樓：
現在很多的資料儲存在ram裡是以補碼形式儲存的，現在a和b都是補碼錶示，乘法之後還需要是補碼，如果你用*號，那乘法之前需要求補碼，乘法之後需要再求補碼，豈不是很麻煩，還會佔用額外的面積和延時。用verilog寫一個wallance-booth乘法器，直接是補碼乘法器，便可以直接乘法了。
綜合工具裡面一般都有乘法器，當然那是最優化的，面積和延時還有功耗都是最優的，但是不知道這些乘法器是不是補碼乘法器，如果不是，還是需要**裡面做補碼運算的。
11樓：匿名使用者
以前綜合工具不支援乘法器。
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