1樓：華仔真永遠
我說個一般點的思路，通過計數分頻，主時鐘每來個上升沿計數一次，累計到524288將輸出電平反轉一次，並重新計數，如此反覆就能得出1赫茲的頻率。當然也可以用時鐘使能的方法，計數到1048576輸出一個使能訊號。
vhdl語言編寫1mhz分頻為1hz
vhdl語言。。如何實現50mhz分頻為1hz？
2樓：墨汁諾
直接採用50分頻即可。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity clk_div is
port(
clk : in std_logic;
clk1:out std_logic
end clk_div;
architecture mix of clk_div issignal count :integer range 0 to 49999999;
嚴格來說是從0-49999999，剛好50000000個計數值，正好將50m的時鐘分為1hz的時鐘
3樓：rs小
直接採用50分頻即可！50進位制你會寫吧，這個不用交了。。然後用50進製得到的signal與初始50mhz的訊號 and 。即可得到。。簡單實在。。
4樓：匿名使用者
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity clk_div is
port(
clk : in std_logic;
clk1:out std_logic
);end clk_div;
architecture mix of clk_div issignal count :integer range 0 to 49999999;
----嚴格來說是從0-49999999，剛好50000000個計數值，正好將50m的時鐘分為1hz的時鐘
begin
clk_div_proc:process(clk)begin
if rising_edge(clk) thenif count=49999999 thencount<=0;
else
count<=count+1;
end if;
if count>24999999 then---佔空比50%clk1<='1';
else clk1<='0';
end if;
end if;
end process clk_div_proc;
end mix;
**驗證正確。
5樓：匿名使用者
就是加一個由50mhz時鐘1控制的process 並在這個process裡申明一個累加器
然後時鐘2在這個process裡面累加器到了50m的時候改變狀態然後輸出為時鐘2
就可以了
額 算了 給你寫個程式吧 這年頭 得點分不容易啊library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
entity div_frequence isport(
clk_in,reset : in std_logic;
clk_out : out std_logic);end div_frequence;
architecture rtl of div_frequence is
signal local_s : std_logic;
begin
process(reset,clk_in)variable tmp : integer;
begin
if (reset = '0') thentmp := 0 ;
local_s <= '0';
elsif rising_edge(clk_in) thenif (tmp < 50000000) thentmp := tmp + 1;
else
if (local_s = '0') thenlocal_s <= '1';
else
local_s <= '0';
end if;
tmp := 0;
end if;
end if;
clk_out <= local_s;
end process;
end rtl;
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