1樓：匿名使用者
倘若復一個門的輸出
是高電制平而另一個門的輸
出bai是低電平，輸出端並du聯以後必然zhi會有很大的dao負載電流同時流過這兩個門的輸出及，這個電流的數值將遠超正常工作電流，可能使閘電路損壞。其次，電源vcc一經固定就無法改變。
下列各種閘電路中哪些可以將輸出端並聯使用
2樓：黑豹
推拉式輸出級就bai是圖騰柱輸出。duoc、od 只是三極體與場效zhi應管的差別dao，道理是一樣內的。
三態門可以把輸出級的上
容、下管同時關閉，輸出端是高阻狀態，所以也可以並聯。
3樓：匿名使用者
2.ttl電路的oc門；
3.ttl電路的三態輸出門；
5.cmos電路的od門；
6.cmos電路的三態輸出門；
4樓：匿名使用者
判斷能否並聯的原則是判斷會不會產生短路，短路通常會燒掉元器件，即使燒不掉，輸出的版也是非
權0非1的訊號。
oc/od門的電路結構決定了永遠都不會有短路的情況出現，所以可以隨便並聯；
三態門不能從電路本身避免短路，如果直接並聯輸出，一定要在三態門控制上加上互鎖邏輯，保證任意時刻只有一路三態門在輸出狀態。如果控制邏輯有問題，有超過1路三態門在輸出狀態，就會出現問題。
oc/od門輸出並聯，實現的多數是或邏輯；而三態門並聯，多數是實現分時使用訊號通道。
多個ttl與非門的輸出端直接相連會產生什麼後果,是什麼原因啊?
5樓：自我守護
ttl與非門輸出端並聯後出現的問題
在實際應用與非門時，某些場合希望能將多個門的輸出端連在同一根導線上。在數字系統中，稱公共導線為匯流排（bus）,為傳輸各門資訊的公共通道。但是對於推拉輸出的ttl與非門，當各個門的輸出不是相同的邏輯狀態時不能這樣使用。
有兩個推拉輸出的ttl與非門，若在一個門輸出為高電平（即該門關門），另一個門輸出為低電平（即該門開門）時將多個個ttl與非門的輸出端直接相連。由於在具有推拉式輸出級的電路中，無論輸出是高電平還是低電平，輸出電阻都很小，輸出端並接後將有很大的電流i同時流過兩個門的輸出級，該電流遠遠超過了與非門的正常工作電流，足以使v3、v4 過載而損壞，更為嚴重的是並聯後的輸出電壓既非邏輯1亦非邏輯0，這種不確定狀態是不允許出現的。因此，推拉輸出的ttl與非門輸出端是不允許並聯使用的。
避開低阻通路，把輸出級改為集電極開路的結構就可以解決推拉輸出的ttl與非門的輸出不允許接至同一匯流排上的問題
為什麼2個普通ttl與非門輸出端並在一起使用會造成器件損壞
6樓：一生一個乖雨飛
兩個普通 ttl 與非門輸出端並在一起使用時，若一個門開，一個門關則輸出既非高電平也非低電平，造成邏輯功能混亂；另外此時門的輸出級電流大於正常值，可能燒壞器件。
與非門是與門和非門的結合，先進行與運算，再進行非運算。與非門是當輸入端中有1個或1個以上是低電平時，輸出為高電平；只有所有輸入是高電平時，輸出才是低電平。
7樓：匿名使用者
ttl與非門採用了推拉式的輸出級；是不能將兩個門的輸出端直接並接的。如圖2.2.
25所示的連線中，若f1輸出為高電平f2輸出為低電平；因為推拉式輸出給不論閘電路處於開態還是關態，都是呈現低阻抗，因而將有一個很大的負載電流流過兩個輸出級。這兩個相當大的電流遠遠超過正常工作電流，甚至會損壞閘電路。因此這種接法是不允許的。。
ttl閘電路為什麼輸出端不允許並聯相接
8樓：純情奇緣
除三態門、集覆電極開路門外，ttl整合制電路的 輸出端不允bai許並聯使用du，如果將zhi幾個集電極開路閘電路dao
的輸出端並聯，實現「線與」功能時，應在輸出端 與電源之間接人上拉電阻。
多餘的輸出端應該懸空處理，決不允許直接接到vdd或vss，否則會產生過大的短路電流而使器件 損壞 。不同邏輯功能的cm0s電路的輸出端也不能直接連到一起，否則導通的p溝道mos場效電晶體和導通的n溝道 mos場效電晶體形成低阻通路，造成電源短路而引起器件損壞。
擴充套件資料
ttl電平訊號:
1、ttl電平訊號被利用的最多是因為通常資料表示採用二進位制規定，+5v等價於邏輯「1」，0v等價於邏輯「0」，這被稱做ttl（電晶體-電晶體邏輯電平）訊號系統，這是計算機處理器控制的裝置內部各部分之間通訊的標準技術。
2、、計算機處理器控制的裝置內部的資料傳輸對於電源的要求不高以及熱損耗也較低，另外ttl電平訊號直接與積體電路連線而不需要**昂貴的線路驅動器以及接收器電路。
3計算機處理器控制的裝置內部的資料傳輸是在高速下進行的，而ttl介面的操作恰能滿足這個要求。
9樓：黑豹
如：a輸出高電平，上管導通，下管截止；b輸出低電平，上管截止，下管導
回通；a、b並聯，a輸出三極體
答的發射極直接被b輸出的下管接地，雖說有4k電阻限流，管子不至於立即燒燬，可是輸出的邏輯電平已經不對了，是高電平還是低電平？一般是不穩定的中間電平，即不會≤0.8v，也不會≥3.3v。
10樓：匿名使用者
不管bai是ttl 還是cmos，輸出
都不能直接連在一起du，zhi當一個dao輸出高電平，另一個輸出低電平，就會損壞輸版出權電路。一般只允許輸出接輸入，因為輸入的阻抗很高，不會損壞輸出電路。輸出允許並接的情況只允許在集電極開路或者漏極開路輸出的電路中
11樓：匿名使用者
一個高一個低並聯，，結果到底是高還是低？
並且容易燒燬輸出級
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