Verilog編譯出錯

2021-04-30 15:14:42 字數 392 閱讀 7893

1樓:林莫語

ls的說的不算錯誤但是不完整,不可能我隨便寫一個程式都要求這樣吧這樣的錯誤確實是因為設定的top頂層和設定中預先設定的頂層名不同,所以造成了錯誤。多半是因為在建工程的是一個頂層名,而具體寫**的時候又是另外一個。或者中途換了頂層。

解決方法一般有兩種

1.跟換**頂層名,也就是你這裡的adder4,但是這種一般不會採用,因為這個頂層名一般是有意義的,大多是根據功能來命名的,一般看到頂層模組名就大概知道功能了,亂改不是好習慣

2.更換設定中的quartus要求的頂層,一般採用這種方法,步驟:

開啟setting選單,然後在general中它就描述了目前使用的頂層名以及最近使用的幾個頂層名,你在

頂層實體名中更改為你目前的addr4就可以了

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