1樓：手機使用者
蠻簡單的，圖不知道有沒有上傳成功。ct即ep,et都是計數時能端，都接高電平。cp為計數輸入端。
ld為預置使能端，這裡不用，置高電平。qa,qb,qc.qd為輸出端。
十進位制即為從0-9九種狀態。rd是非同步清零端，就是任何時候當rd為0時，qa,qb.qc.
qd回到0重新開始計數。故讓計數到10的時候，qd,qc,qb,qa為1010時，讓rd為0 ，於是用一個與非門。當到1010時，經與非門後送到rd，清零。
重新開始計數。
2樓：匿名使用者
always@(negedge cr,posedge cp,negedge cep,negedge cet)
怎麼這麼多條件呢，這裡是有問題的。
同步置位：在相同的觸發條件下同時置位。
非同步清零：在不同的觸發條件下各自清零。
同步清零和非同步清零（置數）verilog描述上的區別
3樓：溫文2爾雅
他們的區別在**寫法上主要是敏感列表的區別，如下示例所示
非同步清零：
always@(posedge clk or negedge rst )
begin
if(!rst) out <= 0;
else
begin
···································
····································
························
endend
同步清零：
always@(posedge clk)
begin
if(!rst) out <= 0;
else
begin
···································
····································
························
endend
他們在電路網表中的區別就很大了，主要區別表現在材料上。現在所用的同步或非同步ip核，隨著材料的進步，同步ip核還可以用，但非同步往往就會出現問題，這是因為材料的不同所造成的延時不同。所以如果你所設計的東西涉及到智慧財產權問題時，建議使用同步設計。
如果有什麼問題，歡迎追問哦親。也希望我能幫到你。
求大神幫忙寫個verilog hdl** 設計一個具有非同步清零功能的同步計數器
用verilog語言設計一個可加可減計數器,具有非同步清零,低電平有效同步預置的8位計數
4樓：
直接使用xilinx的加法器減法器ip核不可以嗎？
5樓：伽
可加可減計數器,具有非同步清零,低電平有效同步預置的8位計數
用verilog語言描述帶有非同步清零端同步四位二進位制加計數器
verilog hdl 設計一個30進位制的減計數器,同步計數,非同步清零,置數,有借位
verilog hdl 設計一個n進位制的減計數器,同步計數,非同步清零,置數,有借位
6樓：
如何構成任意進位制計數器的方法我就不說了。你問非同步清零和同步置數有個不同，首先要明白非同步和同步的概念，非同步是指不用和時鐘訊號同步，當一產生清零訊號或置數訊號不用等下一個時鐘訊號到來就能對晶片進行清零和置數，同步是指需要和時鐘訊號同步，當一產生清零和置數訊號時必須等下一個時鐘訊號到來時才能將晶片清零或置數。如果需要問其他的可隨時回覆我。
\r\n希望我的回答能幫助到你。
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