1樓：匿名使用者
有郵箱麼，給你發郵箱裡。
請高手編下verilog hdl程式
2樓：匿名使用者
可以用一個迴圈移位器和一個mux 實現，迴圈移位器每兩個週期移1次， mux 在移位器的輸出和常數00000001之間交替選擇。
xilinx ise fpga altera 高手給點verilog hdl程式閱讀技巧吧，謝謝，有時候看程式看的暈乎。
3樓：穆繁
我真是深有體會啊。。。看別人寫的模組很頭疼，大多時候，我看懂後自己重寫一遍。最最重要的是兩部分
1.狀態機。必須看懂，牽扯到各個子模組的使能等問題，從idle狀態開始自己劃清楚狀態圖，看清楚每個狀態他幹了什麼。
2.各個模組，包括主模組和子模組的埠含義。
當然下一步就是各個子模組的狀態機和子模組裡的小模組的埠含義。以此類推
你說的技巧。。還是編譯器的問題。我常用的vim.
ultra edit也有很多人用。方便你對一個埠進行追蹤查詢。必備啊。
千萬別用quartus或者modelsim編譯器去看。。累死你
4樓：匿名使用者
重點是弄清各個模組的介面：輸入輸出的去向以及所同步的時鐘。
有一些行業規範化的訊號命名關鍵字要比較敏感：比如ce、vld、en、rdy、sof、eof等。
5樓：匿名使用者
處理**要用專業的編輯器 emacs vim 什麼的. ise quartus modelsim這些eda軟體不是用來編輯**的.
6樓：
看得頭痛時可以參考看下rtl，沒準有幫助，註釋很重要
哪位高手可以用veriloghdl編寫一個程式啊，主要是用fpga控制步進電機的，產生脈衝，時能端，正反轉控制 10
7樓：
控制步進電機就和點流水燈一樣，你自己琢磨一下吧！
8樓：偶算命大仙
把需求寫詳細點吧，介面，時鐘，時序要求
9樓：匿名使用者
不知道耶，sorry
請高位高手幫忙看一下這個verilog—hdl程式，非常感激！！
CS高手進，CS高手進！！！！！！！！！！！！！！！！！！
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電腦高手進，電腦高手進！！！！！！！！！
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