1樓：匿名使用者
cmos電路的輸入電阻很高（＞10mω），所以上（下）拉電阻的阻值＜1mω，將不會影響上（下）拉效果。
兩圖中，下拉電阻值均＜＜1mω，與之相連的輸入端電平為0，輸出狀態就很好判斷了。
2樓：安全護航
兩者都是與非門。
第一個與非門，輸入均為低，所以輸出為高。
第二個與非門，輸入為一高一低，所以，輸出為高。
如圖，請教cmos電路的輸出端狀態，謝謝
3樓：
在數位電路當中，不管是ttl電路，還是cmos電路，或者其他型別的電路，其輸出電平狀態一般有高電平、低電平和高阻態等三種狀態，沒有聽說過低阻態這一概念。
1、閘電路符號是與非門。
一端輸入為高電平，另一端接地，則為低電平:
1與0相與為0，再取反則為1
結果y1就是高電平
2、閘電路符號為或非門。
一端輸入為低電平，另一端接地，則為低電平:
0與0相或就是0，再取反就是1。
結果y2就是高電平。
3、漏集開路與非門，其輸出要加上上拉電阻，而且兩個與非門的輸出接在一起，就是「線與」的關係。
由於第一個與非門沒有訊號輸入，則輸出狀態為高阻態。
第二個與非門，其輸入狀態為低電平:
0與0與為0，再取反為1，
最後，兩個輸出狀態沒法進行「線與」，則為高電平。
結果y3就是高電平。
如圖，請教這兩種閘電路輸出狀態怎麼判斷，謝謝
4樓：
左圖為三輸入與非門，由於是ttl電路故輸入端
懸空即為邏輯1，其餘兩輸入端亦為邏輯1，按照與非門的邏輯規則y1輸出應為邏輯0，右圖為兩輸入或門，圖中一輸入端串入10k電阻，由於阻值較大可能其上壓降將導致或門輸入抬升為邏輯1，按或門邏輯規則故輸出y2亦為邏輯1。
5樓：小溪
y1由於其三個輸入均為高電平，所以輸出y1=(abc)`=(111)`=(1)`=0，
y2由於其兩個輸入均為低電平，所以輸出y2=ab=00=0
數位電路判斷ttl閘電路和cmos閘電路的輸出邏輯狀態
6樓：lao乾媽
(一)ttl高電平
3.6~5v，低電平0v~2.4v
cmos電平vcc可達到12v
cmos電路輸出高電平約為0.9vcc，而輸出低電平約為
0.1vcc。
cmos電路不使用的輸入端不能懸空，會造成邏輯混亂。
ttl電路不使用的輸入端懸空為高電平
另外，cmos積體電路電源電壓可以在較大範圍內變化，因而對電源的要求不像ttl積體電路那樣嚴格。
用ttl電平他們就可以相容
(二)ttl電平是5v，cmos電平一般是12v。
因為ttl電路電源電壓是5v，cmos電路電源電壓一般是12v。
5v的電平不能觸發cmos電路，12v的電平會損壞ttl電路，因此不能互相相容匹配。
cmos是場效電晶體構成，ttl為雙極電晶體構成
***s的邏輯電平範圍比較大（5～15v），ttl只能在5v下工作
cmos的高低電平之間相差比較大、抗干擾性強，ttl則相差小，抗干擾能力差
cmos功耗很小，ttl功耗較大（1～5ma/門）
cmos的工作頻率較ttl略低，但是高速cmos速度與ttl差不多相當。
功耗ttl閘電路的空載功耗與cmos門的靜態功耗相比，是較大的，約為數十毫瓦（mw）而後者僅約為幾十納(10-9)瓦；在輸出電位發生跳變時（由低到高或由高到低）,ttl和cmos閘電路都會產生數值較大的尖峰電流，引起較大的動態功耗。
7樓：匿名使用者
第一題 與非門，一個輸入端恆等於0，所以y=1；
第二題，或非門，一個輸入端恆等於0，因此，相當於非門，y=輸入v的反；
第三題，異或門，一個輸入端恆等與高電平，因此，v=1時，y=0;v=0時，y=1，類似一個非門y=/v；
第四題，左上門為與門，左下門為與門輸入均為0低電平，故左下門恆輸出0低電平，右側門為或非門，因此，y=vcc*vil=vil的非，總的邏輯關係是一個非門，y=/vil。
第五題，左側兩個門均為與非門，vdd相當於1，因此，左側上門輸出恆等於0，低電平，所以，該電路總的邏輯關係不受左下門影響了，故，y=0低電平
8樓：匿名使用者
ttl閘電路的輸入端懸空時相當於高電平輸入輸入端接有電阻時其電阻阻值大於1.4k時該端也相當於高電平電阻值小於0.8k時該端才是低電平。
而cmos邏輯閘電路輸入端不管是接大電阻還是接小電阻該端都相當於低電平即地電位。按照這個原則判斷很清晰了
數位電路如何判斷ttl閘電路和cmos閘電路的輸出邏輯狀態？
9樓：lao乾媽
(一)ttl高電平3.6~5v，低電平0v~2.4v
cmos電平vcc可達到12v
cmos電路輸出高電平約為0.9vcc，而輸出低電平約為
0.1vcc。
cmos電路不使用的輸入端不能懸空，會造成邏輯混亂。
ttl電路不使用的輸入端懸空為高電平
另外，cmos積體電路電源電壓可以在較大範圍內變化，因而對電源的要求不像ttl積體電路那樣嚴格。
用ttl電平他們就可以相容
(二)ttl電平是5v，cmos電平一般是12v。
因為ttl電路電源電壓是5v，cmos電路電源電壓一般是12v。
5v的電平不能觸發cmos電路，12v的電平會損壞ttl電路，因此不能互相相容匹配。
cmos是場效電晶體構成，ttl為雙極電晶體構成
***s的邏輯電平範圍比較大（5～15v），ttl只能在5v下工作
cmos的高低電平之間相差比較大、抗干擾性強，ttl則相差小，抗干擾能力差
cmos功耗很小，ttl功耗較大（1～5ma/門）
cmos的工作頻率較ttl略低，但是高速cmos速度與ttl差不多相當。
功耗ttl閘電路的空載功耗與cmos門的靜態功耗相比，是較大的，約為數十毫瓦（mw）而後者僅約為幾十納(10-9)瓦；在輸出電位發生跳變時（由低到高或由高到低）,ttl和cmos閘電路都會產生數值較大的尖峰電流，引起較大的動態功耗。
說明下圖中各閘電路的輸出是什麼狀態（高電平、低電平或高阻態）。已知這些閘電路都是74細類ttl電路
10樓：匿名使用者
1. 門系列中，輸入端接電源、懸空、接高阻 都可以算作接高電平，輸入端接地則算作接低電平，輸入端通過低阻接入電平訊號可以認為與接入電平訊號相同。
對於74系列晶片，10k以上一般都算作高阻，1k以下一般可以算低阻。（注意：如果是cmos晶片10k可以不算高阻，要視情況。）
2. 理解了上述說法，再按一般門的演算法計算結果就可以了。
下圖中各閘電路為cmos電路，試求各電路輸出端y1、y2和y3的值
11樓：匿名使用者
（1）由於將20k歐接地，對於cmos管來說，相當於輸入了低電平，高電平和低電平經過與非門，所以y=1
（2）高電平和低電平經過或非門，所以y=0
（3）一端輸入高電平，一端輸入低電平，高電平相與還是高電平，所以y=1+0取反，所以y=0
指出各閘電路的輸出狀態 cmos閘電路輸出 50
12樓：小溪
a)y=1，10k電阻接地相當於輸入0，與非門見0出1。
b)y=0，或非門輸入有1，(0+1)`=0。
c)y=0，或非門上面一個與門輸入為1，(0+1)`=0。
d)y=0，兩與非門線與，0與1=0。
說明cmos閘電路輸出端的邏輯狀態
13樓：匿名使用者
學會使用晶片手冊，也就是datesheet，這對一個電子專業的學生是最基礎的，這方面的能力是需要培養的，對以後的工作學習都是很有幫助的！謝謝！
如圖，已知ABC ACB ，如圖，已知 ABC ACB
你好！在 abc中bo co分別是 abc和 acb的平分線，obc 0.5 abc，ocb 0.5 acb。obc ocb 0.5 abc acb 又 abc acb 110 obc ocb 0.5 abc acb 55 在 obc中，boc 180 obc ocb 125 祝樓主錢途無限，事事都...
如圖,已知CD AB,OE平分AOD,OF OE,D 50,求BOF的度數
解 ab cd d dob 50 d aod 180 aod 180 d 130 oe平分 aod eod 1 2 aod 65 of oe eof 90 dof eof eod 25 bof bod dof 50 25 25 25 因為cd ab，所以角d 角dob 50 oe平分角doa，所以角...
請教一下，圖中的瓷器底款是什麼，請教一下，圖中瓷器底款是哪個年代的
這是清中晚期的瓷器款識，它是花押款，他始於明天啟年間，流行於清中晚期，它是窯口或窯工符號，沒有特殊意義，你的這隻瓷碗應該是清末時期製作的，存世量大，收藏價值不大。謝謝 請教一下，圖中瓷器底款是哪個年代的?模糊不清，無法辨認 不過蓋這類圖章款識的瓷器，基本上是清晚期至 時期的製品。這種瓷器底款一般是什...